FPGA学习笔记2-Quartus2简介

Quartus2简介

特性概述
全集成设计工具：
多种设计输入方法
逻辑综合
布局布线
仿真
时序和功耗分析
器件编程
支持windows,solaris,linux
节点锁定和网络许可选项

软件版本：1，订购版本，全部支撑。2，网络版本，支持大部分器件，免费版本

典型的FPGA设计方法
设计规范->设计输入/RTL编码（register-transfer level）->RTL仿真（仅仅逻辑，不考虑延迟）->综合（映射）->布局布线（适配）

典型PLD设计流程
时序分析->门级仿真->PC板仿真和测试

quartus工程
收集相关设计文件和库
必须有指定的顶层实体
针对单个器件
在Quartus设置文件（.QSF）中存储设置
利用新工程向导建立新工程
可以由TCL脚本建立

新工程向导
1.设置工作路径和顶层实体
2.加入文件（可选）
3.选择EDA工具（可选）
4.选择目标器件

工程文件(.QPF)
版本
时间戳
有效修订版本

工程管理
档案和工程恢复（.QAR）
建立档案活动日志（.QARLOG）
版本控制和工程交付
复制工程
在新的目录中的所有文件都直接复制到目标位置

工程修订
只存储.QSF
允许设计软件尝试不同的选项
允许修订对比
建立修订
PROJECT-REVISION

设计输入
文本编辑器：AHDL,VHDL,Verilog
原理图编辑器：结构图文件，图像设计文件
存储器编辑器：HEX(INTEL专用),MIF(Altra)
第三方EDA工具：EDIF,HDL,Verilog Quartus映射(.VQM)
支持设计文件混合和匹配

文本设计输入
提供特性：
HDL文本文件行号
HDL模板预查看
语法着色
输入文本描述
AHDL(.tdf),VHDL(.vhd,.vhdl),Verilog(.v,.vlg,.verilog,.vh)

HDL模板：Edit-Insert Template
原理图设计输入（有助于设计顶层设计实体）
全功能原理图设计能力
原理图设计家里
使用原理图编辑器

宏功能
预制的设计模块：逻辑门控制器，PLL
优势：免费安装，可配置设置，可拖入，加快设计输入，对altra结构进行与优化
两种类型
LMP，业界标准
ALT，Altra专用红功能

MegaWizard插件管理器（可以轻松实现并配置宏功能和IP）
Tools->MegaWizard

EDA接口
和产生网表文件的业界标准EDA工具进行接口
NativeLink接口提供了第三方EDA软件工具的无缝连接
第三方综合工具
Mentor Graphics
Synopsys
Synplicity

Quartus编译
设计文件-分析和细化-综合（约束和设置-功能网表）-适配器（约束和设置）-汇编器（编程和配置文件）-TimeQuest(时序分析）-EDA网表写入器（后适配仿真文件）-门级仿真

Porcessing选项
开始编译
开始分析和细化
开始分析和综合
启动适配器
启动汇编器
开始时序分析
开始IO分配分析
启动设计助手

编译标准流程
标准流程
总体上对设计进行编译
进行全局优化
渐进式编程（新工程默认选择）
用户对设计（或设计分区）所选择的部件何时以及怎么进行编译（或者重新编译）
根据后综合或者后适配网表进行渐进式编译
自上而下或者自下而上的流程
优势：缩短编译时间，保持，改进了编译结果

编译消息
绿色一般信息，蓝色报警，红色错误
消息抑制功能
标记窗口的suprise中选择抑制什么样的信息
查看所有可以抑制的消息
查看/加入/去除抑制规则
查看当前和今后编译的抑制消息

编译报告
含有所有的处理信息
资源占用，时序分析，引出文件，信息

芯片规划期（平面规划）：用图形表示设计中所使用的资源
查看布局和链接
检查布线延迟
进行布局分配和ECO改动

综合和适配控制
使用两种方法进行控制
利用assignment菜单中setting
存储在QSF文件中

设置文件QSF(TCL语法）
存储所有设置和分配
使用TCL语法
用户可以进行编辑

IO引脚分配
引脚规划器
分配编辑器
从CSV格式的表单中导入
QSF文件
芯片规划器（平面规划）
显示引脚焊盘距离
显示内核关系
脚本（TCL）

引脚规划器
"拖拉"引脚分配
设置引脚IO标准
设置其他的IO相关分配

仿真
支持的仿真方法
Quartus2仿真文件
VWF，矢量波形
VEC，矢量文件
SCF，仿真器通道文件
TBL，表文件
TCL/TK脚本
第三方仿真工具，测试台

仿真器特性
能够将VWF转换至HDL测试台
生成HDL测试台模板
支持断点
自动执行
在波形输出文件中加入输出引脚
在仿真最后检查输出

波形至测试台生成器
将VWF转换至HDL测试台
File-Export

仿真器测试
模式，输入文件，周期，选项

仿真器模式
功能：类型RTL,使用预综合网表
时序：类型（门级或者后布局布线），使用全编译网表，使用最差情况的时序模型
使用快速时序的时序：与时序相似，使用最好情况的时序模型

仿真器输入和周期
指定激励和仿真周期长度，指定激励文件

在进行功能仿真之前
运行生成功能仿真网表（Processing菜单）
建立预综合网表（Processing-generate functional simulation netlist)
如果不运行，仿真失败

启动仿真
processing菜单->Start Simulation
脚本

仿真报告
显示仿真波形（和编译报告详细）

使用第三方仿真器
生成第三方网表
全编译-必须进行EDA仿真工具设置
单独执行过程Processing菜单->Start->Start EDA Netlist Writer
生成文件，不进行全编译
脚本

编程配置
支持器件编程
打开链描述文件（.CDF）-存储器件编程链信息

CDF文件
为编程或者配置列出器件和文件
按照自上而下的顺序编程、配置

编程工具条
开始编程
自动探测JTAG链中的器件
在链上加入/去除/改动器件
在链上加入/去除/改动文件
改变脸上文件顺序
设置编程硬件

设置编程硬件设置(Hardware setup)

链编程模式
JTAG
被动串行
主动串行
In-Socket编程-CPLD和APU中的配置器件

编程选项
编程设置-应用于所有器件
验证，块选择，检查和擦出-配置器件，MAX2，MAX7000和MAX3000
保密比特和ISP嵌位

其他的quartus2软件特性
优化指导
RTL/技术查看器
TimeQuest基于路径的时序分析
PowerPlay功耗分析工具
调试工具